一、前言

在之前的文章中，我们介绍了组合电路的时序和时序电路的时序问题，之后又把理想化的时钟变成了实际的时钟考虑了进来，在阅读本文之前，强烈推荐优先阅读本系列之前的文章，毕竟这是我们继续学习的基础，前文链接：

FPGA时序分析与约束（3）——时钟不确定性

接下来我们将介绍3个在解决FPGA时序问题时经常出现的词，分辨时序分析，时序约束，时序收敛的含义。

二、时序分析

1、什么是时序分析

从硬件描述语言（HDL）编写的RTL设计代码生成网表（逻辑门之间的配线信息）的过程称之为逻辑综合。最终决定逻辑综合所生成的电路网表在FPGA中以何种方式实现的两道工序成为布局和布线。FPGA内部规则地摆放着大量设计好的电路和电路间配线，用于实现用户设计。所谓的FPGA的设计流程，就是决定专为FPGA综合生成的电路摆放在哪里，电路之间以什么样的方式连接的过程。

为了保证设计好的电路能够正常工作，不单要保证功能（逻辑）正确，还必须要保证时序正确。时序分析本质上就是一种时序检查，目的是检查设计中所有的D触发器是否能够正常工作，也就是检查D触发器的同步端口（数据输入端口）的变化是否满足建立时间要求（Setup）和保持时间要求（Hold）；检查D触发器的异步端口（异步复位端口）的变化是否满足恢复时间要求（Recovery）和移除时间要求（Removal）。

2、时序分析分类

时序分析可以分成2种：静态时序分析（STA）和动态时序分析。

2.1 动态时序分析

将布局布线生成的布线延迟信息反标注到门级网表中进行仿真，检查是否存在时序违例。此时的仿真包括门延迟和布线延迟信息，能够较好反应芯片的实际工作情况。因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题。

2.2 静态时序分析

采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。

由于基于仿真的方法分析每个逻辑值并进行动态时序分析的方法太过耗时，所以FPGA的性能评估主要采用的是静态时序分许（Static Timing Analysis，STA）。

三、时序约束

理解了时序分析，时序约束也就不难理解了。我们在进行静态时序分析之前需要撰写基本的时序约束文件，告知时序引擎一些必要的信息（比如时钟，输入输出延时等）。若没有正确的时序约束，那么时序分析的结果是没有意义的。

简单来说，时序约束就是我们设计者对于系统的时序要求，通过约束文件的方式来告知综合工具，综合工具才能以此为依据进行电路综合，布局布线。毕竟在FPGA中，“高速通道”是有限的，如果一条路线对于时序没有高要求，那完全可以采用“低俗通道”来替代实现。

四、时序收敛

时序约束描述了电路中的时序要求和时序路径，而实际电路中的各种时钟和信号延迟会影响时序路径的实际延迟。如果时序约束和实际电路之间的延迟不能匹配，会导致电路中的时序错误。

时序收敛过程可以通过FPGA设计工具进行自动化分析和优化。在进行时序分析时，设计工具会基于时序约束和设计的布局进行路径分析，计算每个时序路径的最长延迟。如果某个时序路径的延迟超过了时序约束，则需要进行手动优化，如优化布局，调整时钟频率等。如果时序路径的延迟小于时序约束，则可以将该时序路径标记为无误差，继续进行后续的时序分析和优化。时序收敛是基于实际电路和时序约束之间的匹配，它是FPGA设计中非常重要的一个环节。一个成功的时序收敛不仅会确保电路的正确性，还可以提高电路的运行速度和可靠性。

简单说就是时序收敛是我们根据EDA工具给出的时序报告，不断优化完善我们时序问题的过程。