专栏前言

本专栏的内容主要是记录本人学习Verilog过程中的一些知识点，刷题网站用的是牛客网

        方波的实现，较为简单，只需要设置一个计数器，使输出保持10个时钟为0，跳变为20，再保持10个时钟。依次循环。可以按照如下的过程实现：cnt每个时钟加一，当cnt=19时，将wave的值置为0，同时cnt置为0；当cnt=9时，将wave的值置为20。

        锯齿波的实现，即输出信号由0每次加一递增到20，然后从20跳变到0。可以按照如下的过程实现：当wave=20，将wave的值置为0，其余时刻，wave加一。

        三角波的实现，类似于锯齿波，但当wave达到20时，不是跳变到0，而是以一为步长递减到0。可以设置一个指示信号up，当up的值是1时，wave每个时钟加一。当up的值为0时，则减一。        

`timescale 1ns/1ns
module signal_generator(input clk,input rst_n,input [1:0] wave_choise,output reg [4:0]wave);reg [4:0] cnt ; reg up ;always @ (posedge clk or negedge rst_n) begin if (!rst_n) begin wave <= 5'd0 ; cnt <= 5'd0 ; endelse begin case (wave_choise) 2'b00 : begin if (cnt == 5'd19) begin wave <= 5'd0 ; cnt <= 5'd0 ; endelse if (cnt == 5'd9) begin wave <= 5'd20 ;cnt <= cnt + 1'd1 ; endelse begin wave <= wave ; cnt <= cnt + 1'd1 ; endend2'b01 : beginif (wave == 5'd20) wave <= 5'd0 ; else wave <= wave + 1'd1 ; end2'b10 : begin if (wave == 5'd20) begin wave <= wave - 1'd1 ; up <= 1'd0 ; endelse if (wave == 5'd0) begin wave <= wave + 1'd1 ; up <= 1'd1 ; endelse if (up) wave <= wave + 1'd1 ; else wave <= wave - 1'd1 ; enddefault : wave <= 1'b0 ; endcaseendend			endmodule