Allegro中设置让Route Keepout（禁止布线区）允许布线或打过孔的方法
- Chapter1 Allegro中设置让Route Keepout（禁止布线区）允许布线或打过孔的方法
- 一、前言
- 二、设置方法
- Chapter2 Cadence Allegro PCB设计88问解析(二十三) 之 Allegro中设置禁止走线打孔区域（添加Route keepout和Via keepout）
- Chapter3 【Allegro 技巧分享】如何在Allegro中创建实现可以走线但不能铺铜的区域
Chapter1 Allegro中设置让Route Keepout（禁止布线区）允许布线或打过孔的方法
原文链接：https://blog.csdn.net/weixin_47183491/article/details/128947708
一、前言
Route Keepout即禁止布线区，通常会在绘制元件封装的时候就给元件画上的，目的在于让这个元件的这块区域不能走线或者不让走线碰到这块区域，否则就会显示DRC符号报错，只不过这个错误在Allegro软件中是黄色警告，不是红色错误。
但有时候你这个元件得设置禁止布线区，同时你又必须要在上面走线，这种情况下这个DRC或许就分时候去选择需要和不需要了，举个例子：PCIE走线。如下图
如图，当走线碰到禁止布线区的时候就会报DRC：Line to Route Keepout Spacing
要消除这个DRC，直接删掉这个禁止布线区当然是可以的，但这操作多少感觉有些不合理，所以还是通过设置来让其允许布线。
二、设置方法
1、选中这个Route Keepout区铜皮，右键，选择“Property edit”
2、在弹出的“Edit Property”窗口中左侧选中Routes Allowed，然后在右侧的选择框里选择“TRUE”，再点“Apply”
3、接着会弹出一个消息窗口提示你所操作选择的规则
4、然后这个DRC就去掉了，这块区域就允许在上面布线了。
5、如果说还想允许在这片区域上打过孔的话，在上述第2步的时候在左边框框里多选个“Vias_Allowed”就行。
Chapter2 Cadence Allegro PCB设计88问解析(二十三) 之 Allegro中设置禁止走线打孔区域（添加Route keepout和Via keepout）
原文链接
Chapter3 【Allegro 技巧分享】如何在Allegro中创建实现可以走线但不能铺铜的区域
原文链接：https://blog.csdn.net/Xinqiaoe_/article/details/132183999
背景介绍：我们在进行PCB设计时，经常需要绘制一些禁止铺铜但是允许走线的区域，例如净空区，如果我们直接使用Route Keepout绘制的话，虽然可以实现在此区域内禁止铺铜的效果，但是走线在此区域内也是不允许的，今天就给大家介绍下，如何在Allegro中创建实现可以走线但不能铺铜效果的区域。
