一、前言

在Verilog中经常用reg定义具有数据寄存功能的单元，但在verilog的使用中，并不代表其一定就是寄存单元，reg还能进行组合逻辑描述，并且在一些场景下，只能使用reg来申明变量。

二、reg型变量生成组合逻辑

在Verilog过程块（always块，initial块）中，被赋值的变量只能是reg类型。如果用always块来描述组合逻辑，则虽然变量是reg类型，但会被综合为组合逻辑。

如用always描述实现四选一数据选择器：