1.算法仿真效果
本文是之前写的文章:
《基于FPGA的4FSK调制解调系统,包含testbench,高斯信道模块,误码率统计模块,可以设置不同SNR》
的硬件测试版本。
在系统在仿真版本基础上增加了ila在线数据采集模块，vio在线SNR设置模块，数据源模块。硬件ila测试结果如下：（完整代码运行后无水印）：
vio设置SNR=10db
vio设置SNR=20db
硬件测试操作步骤可参考程序配套的操作视频。
2.算法涉及理论知识概要
四频移键控（4FSK）是一种常用的数字调制方法，具有较高的频带利用率和抗干扰性能。它利用不同的频率来传输二进制数据，通常应用于无线通信和数据传输等领域。
4FSK调制的基本原理是将输入的二进制数据转换为不同频率的信号，以实现数据的传输。解调则是将接收到的不同频率的信号还原为原始的二进制数据。
在4FSK调制中，输入的二进制数据被分为两组，每组有两个比特。根据这两个比特的值，选择相应的频率输出。具体来说，有四个频率f1、f2、f3、f4与之对应，每个频率都代表一个二进制组合（00、01、10、11），即十进制的0，1，2，3。
频率选择：根据输入的比特组合选择相应的频率输出。例如，当输入为“00”时，选择频率f1；当输入为“01”时，选择频率f2；当输入为“10”时，选择频率f3；当输入为“11”时，选择频率f4。
调制信号：将选择的频率进行幅度调制，以便在传输过程中具有更好的抗干扰性能。通常采用开关键控（OOK）或脉冲幅度调制（PAM）等方法进行幅度调制。
解调信号：在接收端，根据不同频率的信号进行解调。首先通过带通滤波器将所需的频率信号提取出来，然后通过解调器将其还原为原始的二进制数据。解调方法通常采用相干解调或非相干解调。
3.Verilog核心程序
`timescale 1ns / 1ps
//
// Company:
// Engineer:
//
// Create Date: 2024/12/09 20:40:31
// Design Name:
// Module Name: tops_hdw
// Project Name:
// Target Devices:
// Tool Versions:
// Description:
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
//module tops_hdw(input i_clk,
input i_rst,
output reg [3:0] led
);wire[1:0] o_msg;//产生模拟测试数据
signal signal_u(
.i_clk (i_clk),
.i_rst (~i_rst),
.o_bits(o_msg)
);
//设置SNR
wire signed[7:0]o_SNR;
vio_0 your_instance_name (.clk(i_clk), // input wire clk.probe_out0(o_SNR) // output wire [7 : 0] probe_out0
);wire signed[15:0]o_carrier1;
wire signed[15:0]o_carrier2;
wire signed[15:0]o_carrier3;
wire signed[15:0]o_carrier4;
wire signed[31:0]o_de_fsk1;
wire signed[31:0]o_de_fsk2;
wire signed[31:0]o_de_fsk3;
wire signed[31:0]o_de_fsk4;
wire signed[15:0]o_fsk;
wire signed[15:0]o_fsk_Rn;
wire [1:0]o_bits;
wire signed[31:0]o_error_num;
wire signed[31:0]o_total_num; FSK uut(
.i_clk(i_clk),
.i_rst(~i_rst),
.i_SNR(o_SNR),
.i_bits(o_msg),
.o_carrier1(o_carrier1),
.o_carrier2(o_carrier2),
.o_carrier3(o_carrier3),
.o_carrier4(o_carrier4),
.o_fsk(o_fsk),
.o_fsk_Rn(o_fsk_Rn),
.o_de_fsk1(o_de_fsk1),
.o_de_fsk2(o_de_fsk2),
.o_de_fsk3(o_de_fsk3),
.o_de_fsk4(o_de_fsk4),
.o_bits(o_bits),
.o_error_num(o_error_num),
.o_total_num(o_total_num)
);//ila篇内测试分析模块
ila_0 ila_u (.clk(i_clk), // input wire clk.probe0({ o_SNR,o_msg,//8o_fsk,o_fsk_Rn,o_bits,o_error_num,o_total_num//64}));endmodule
