【FPGA VerilogModelsim】 8bitBCD码60计数器

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8bit 即有8位二进制

BCD码 ,全称Binary-Coded Decimal,简称BCD码或者二-十进制代码

利用四位二进制(0000-1111)16个中选择10个作为十进制0-9;

常见的BCD码是8421码

本项目使用两组BCD码(每组4bit,共8bit,故称为8bitBCD)(高位0-5,低位0-9)组成0-59计数器

闲话不多,上代码

计数值qout达到60时,cout进位输出,

data是预知术,cin是累加计数使能端

module counter60(clk,reset,cin,load,data,qout,cout);input clk,reset,load,cin;  //时钟,复位,置数,计数有效使能端
input [7:0]data;    //预置数据
output reg[7:0]qout; //计数值输出
output cou

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