一、背景

二、物理约束

2.1 概念

2.2 网表约束

2.2.1 CLOCK_DEDICATED_ROUTE

2.2.2 MARK_DEBUG

2.2.3 DONT_TOUCH

2.2.4 LOCK_PINS

三、位置约束

四、布线约束

4.1 route

4.2 assign routing mode

五、参考

一、背景

在工程设计中为了保证上板后功能正常，需对设计定义相关的约束要求。约束根据设计对象的不同可分为时序约束（对时钟）和物理约束（对网表），根据流程可划分为综合约束和实现约束，本文主要讲解物理约束，示例器件为xc7k410tfbv900 ，vivado版本为2019.1。

二、物理约束

2.1 概念

物理约束包括I/O位置约束，网表单元约束，布局约束，布线约束，约束的内容是保存在XDC(Xilinx Design Constraints)文件或Tcl脚本中，在打开工程时被加载进入工程中，载入工程后也可以对约束进行修改。大部分约束的格式为“set_property <propert_name> <value> <object list> ,区域约束的格式存在差异，格式为“create_pblock block_name re size_pblock [get_pblocks block_name]” -add {cell}

2.2 网表约束

网表约束主要是对如端口ports,引脚pin,线nets和单元cells对象，使综合和实现过程按照指定的方式和进行处理。

网表约束主要有四个

a) CLOCK_DEDICATED_ROUTE

b) MARK_DEBUG

c) DONT_TOUCH

d) LOCK_PINS

2.2.1 CLOCK_DEDICATED_ROUTE

CLOCK_DEDICATED_ROUTE作用对象为net，时钟信号正常是只能通过时钟树到达目的对象的时钟引脚，设置改属性后，时钟信号可走普通线路到达目的对象。缺点是通常走普通线路时延较大，容易导致时序违例。改属性设置为false即为允许时钟从输入端口到达BUFG或MMCM走普通线路。

以一个简单的异步清零寄存器为例，为了构造时钟信号需要走普通线路才能到达的场景，特地将clk端口和FF约束到不同的半区，使用的器件为xc7k480tffv1156-1 (active)

module dedicate(clk,d,rst,out);
input clk,d,rst;
output reg out;
always @(posedge clk or posedge rst) beginif (rst) beginout<=0;endelse  beginout<=d;	end
end
endmodule

XDC约束内容

set_property BEL AFF [get_cells out_reg]
set_property LOC SLICE_X189Y393 [get_cells out_reg]
set_property PACKAGE_PIN AK19 [get_ports clk]

运行到place时报错，符合预期，clk端口无法跨越半个芯片区域到达BUFG，只能到达所属半区的BUFG

对clk net添加属性CLOCK_DEDICATED_ROUTE，布局布线通过

set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets {clk_IBUF}]

左下角的clk端口通过普通布线路径到达BUFG

2.2.2 MARK_DEBUG

在RTL中对net设置MARK_DEBUG，net上的信号会自动地被加入到Debug上，查看Debug上信号的波形，进行功能的确认。添加DEBUG有以下几种方式

方法1、可直接在RTL代码中对net、reg对象标注

(* mark_debug = "true" *) wire [1:0] data;
(* mark_debug = "true" *) reg[1:0] state;

方法2：Schematic中添加

在Schematic图中选定要标记的net，右键弹出设置栏，选择Mark Debug，标记前如下图

标记后，在Debug窗口对out_OBUF设置Set Up Debug

弹出Set Up Debug窗口

设置采样率和输入通道阶段数

设置完成后，在Netlist和Net Properties种，out_OBUF前面有debug标志，Schematic中out_BUF连接的各个pin也带有标志，如红框所示。

2.2.3 DONT_TOUCH

DONT_TOUCH主要是仿真单元或net被优化掉，对于一些逻辑检测或调试很有必要，并且对于一些高扇出的单元，手动复制的寄存器添加属性后也不会被优化。具体的使用方面可参照之前的文章Vivado综合属性系列之七 DONT TOUCH 或CSDN网址：https://blog.csdn.net/zyp626/article/details/130715598

2.2.4 LOCK_PINS

LOCK_PINS用于指定LUT的逻辑约束（I0,...,I5）和Device上LUT单元的物理位置（A1,...,A6）的映射关系，比较常用的场景是将处于关键路径上的LUT的映射到Device中LUT的A5和A6，可以减小时延。

以示例工程中的cnt_t_1[3]_i_3_1(LUT6)为例，inst映射到device的关系见左下角红框，I0对应A4

Tcl Console设置LOCK_PINS属性，I0，I1分别映射为A6，A5

set_property LOCK_PINS { I0:A6 I1:A5 } [get_cells u_hdmi_display_1/U0/Inst_DVITransmitter/Inst_TMDSEncoder_red/cnt_t_1[3]_i_3__1]

结果如图所示，映射关系已更改，符合预期

也可在Device中直接选中LUT6网表，右键后点击Lock Cell Input Pins

三、位置约束

网表在device中的状态分为两种：固定位置和非固定位置，固定位置是指被用户通过设置XDC约束，或者在cell对象中使用了IS_LOC_FIXED/IS_BEL_FIXED三种方式进行了手动布局，三种方式效果相同。非固定位置需要实现工具对网表进行布局，通过该方式布局后，网表会有IS_LOC_FIXED/IS_BEL_FIXED属性

本节主要讲解固定位置的设置，在device界面上，可直接对网表进行位置约束，约束的阶段即可是综合后的网表，也可以是实现后的网表，以跨时钟域的代码为例

module slow_to_fast(digit1,digit2,rst,clk_f,clk_s,sum);
input digit1,digit2,rst,clk_f,clk_s;
output sum;
wire sum0;
(*KEEP="TRUE"*)  reg ff_f,ff_s1,ff_s2,ff_s3;
//组合逻辑的信号输出
assign sum0 = digit1+digit2;
//时钟域一
always@(posedge clk_s,negedge rst)
beginif(!rst)ff_f<=0;elseff_f<=sum0;
end
//时钟域二
always@(posedge clk_f,negedge rst)
beginif(!rst)beginff_s1<=0;ff_s2<=0;ff_s3<=0;endelse begin              //打两拍处理ff_s1<=ff_f;ff_s2<=ff_s1;ff_s3<=ff_s2;end
end
assign sum=ff_s3&!ff_s2;
endmodule

在Netlist窗口的Leaf Cells栏中包含了工程的所有网表，同时在“Window->Device”打开device窗口，